Correct implementation error

SebastianZug · SebastianZug · commit 1f9c874bc271 · 2021-01-21T13:55:19.000+01:00
diff --git a/13_AVR_CPU.md b/13_AVR_CPU.md
@@ -669,7 +669,7 @@ Die Generierung der Warteschleife von 1s ist dem Delay-Generator http://darcy.rs
 int main (void) {
    DDRB |= (1 << PB5);
    while(1) {
-       // PINB ^= (1 << PB5);   // Dieses Feature ist im Simulator
+       // PINB = (1 << PB5);   // Dieses Feature ist im Simulator
        PORTB ^= ( 1 << PB5 );
        _delay_ms(1000);
    }

Original file line number	Diff line number	Diff line change
`@@ -669,7 +669,7 @@ Die Generierung der Warteschleife von 1s ist dem Delay-Generator http://darcy.rs`
`669`	`669`	`int main (void) {`
`670`	`670`	`DDRB \|= (1 << PB5);`
`671`	`671`	`while(1) {`
`672`		`- // PINB ^= (1 << PB5); // Dieses Feature ist im Simulator`
	`672`	`+ // PINB = (1 << PB5); // Dieses Feature ist im Simulator`
`673`	`673`	`PORTB ^= ( 1 << PB5 );`
`674`	`674`	`_delay_ms(1000);`
`675`	`675`	`}`